選修

教授高階合成的設計流程與觀念及Verilog語法的使用。

會使用Verilog設計IC並驗證

1.簡介
1.1 積體電路演進
1.2 設計流程
2.半客戶化設計流程
2.1 設計方法
2.2 元件庫為基礎的設計流程
2.3 快速雛形設計與驗證
3.暫存器轉移層程式撰寫
3.1 硬體描述語言介紹
3.2 Verilog硬體描述語言語法介紹
4.數位系統設計
4.1 基本元件之設計---解碼器、多工器、比較器、算術單元
4.2 記憶元件之設計---正反器、拴鎖器
5.高階合成之控制單元設計
5.1 控制流表示方式
5.2 資料流表示方式
5.3 有限狀態機設計
6.高階合成之資料流設計
6.1 資源最佳化設計
6.2 執行時間最佳化設計
6.3 範例探討
7.單一系統晶片
7.1 系統晶片單一化之演變
7.2 智財晶片設計規範
8.低功率晶片設計
8.1 功率消耗來源
8.2 降低功率消耗之設計方法

1.Introduction
1.1 Integrated Circuits Evolution
1.2 IC Design Flow
2.Semi-Custom Design Flow
2.1 Design Methodologies
2.2 Cell-Based Design Flow
2.3 FPGA Design and Verification
3.Register-Transfer Lever(RTL) Coding
3.1 Hardware Description Language Introduction
3.2 Verilog HDL Syntactic Grammar
4.Digital System Design
4.1 Basic Elements Design – Decoders, Multiplexers, Comparators, ALUs
4.2 Memory Elements Design – Flip-Flops, Latches
5.Control Unit
5.1 Control Flow Representation
5.2 Data Flow Representation
5.3 Finite State Machine Design
6.Data Path
6.1 Resource Optimization
6.2 Time Optimization
6.3 Case Study
7.System-on-a-Chip (SOC)
7.1 SOC Evolution
7.2 Intellectual Property Specification
8.Low Power Design
8.1 Sources of Power Consumption
8.2 Power Reduction Methods